Instruction pipelining er en teknik, der anvendes i designet af moderne mikroprocessorer, mikrocontrollere og CPU'er for at øge deres instruktionsgennemløb (antallet af instruktioner, der kan udføres på en tidsenhed). Teknikken øger den effektive udnyttelse af procesorkomponenterne ved at lade forskellige dele af behandlingen foregå parallelt på samme tid.
Hovedidéen er at opdele (kaldet "opdele") behandlingen af en CPU-instruktion, som defineret af instruktionsmikrokoden, i en række uafhængige trin af mikrooperationer (også kaldet "mikroinstruktioner", "mikroop" eller "µop") med lagring i slutningen af hvert trin. Dette gør det muligt for CPU'ernes styrelogik at behandle instruktioner med behandlingshastigheden for det langsomste trin, hvilket er meget hurtigere end den tid, der er nødvendig for at behandle instruktionen som et enkelt trin. Ved pipelining kan flere instruktioner være i gang samtidigt — hver på et forskelligt stadie af behandling — hvilket øger throughput (instruktioner pr. tidsenhed).
Hvordan pipelining virker
Udtrykket pipeline henviser til det faktum, at hvert trin indeholder en enkelt mikroinstruktion (som en vanddråbe), og at hvert trin er forbundet med et andet trin (analogi; svarende til vandrør). Praktisk opnås dette ved at opdele den interne logik i mindre blokke og indsætte registerlignende lagre (typisk flipflops) mellem dem. Disse registre kaldes ofte pipeline‑registre eller stage‑latches.
De fleste moderne CPU'er drives af et ur. CPU'en består internt af logik og hukommelse (flipflops). Når klokkesignalet ankommer, gemmer flipflops deres nye værdi, hvorefter logikken har brug for et stykke tid til at afkode flipflops nye værdier. Derefter ankommer det næste clockpuls, og flipflops lagrer endnu en værdi osv. Ved at opdele logikken i mindre dele og indsætte flipflops mellem logikdelene reduceres den tid, som logikken har brug for (til at afkode værdierne og generere gyldige udgange afhængigt af disse værdier). På denne måde kan clockperioden reduceres.
Pipeline-trin (eksempel: 5-trins RISC)
RISC-pipelinen er f.eks. opdelt i fem trin med et sæt flipflops mellem hvert trin som følger:
- Hentning af instruktioner
- Afkodning af instruktioner og hentning af registre
- Udfør
- Adgang til hukommelse
- Register skrive tilbage
Hvert trin er relativt enkelt og kan fuldføres inden for én clockcyklus; når et trin er færdigt, lagres resultatet i pipeline‑registeret og sendes videre til næste trin i næste cyklus. På denne måde kan en fuldt pipelinet processor tage en ny instruktion ind pr. clockcyklus, når pipelinen er fyldt.
Begrænsninger og udfordringer (hazards)
Pipelining øger throughput, men medfører også problemer — de såkaldte hazards — som kan tvinge pipelinen til at stoppe eller vente:
- Data‑afhængigheder (data hazards): Når en instruktion bruger resultatet fra en tidligere instruktion, der endnu ikke er skrevet tilbage, kan der opstå konflikt. Dette kan medføre, at pipelinen må indsætte ventecyklusser ("bubbles").
- Kontrol‑afhængigheder (control hazards): Springinstruktioner (branch) skaber usikkerhed om, hvilken instruktion der skal hentes næste, hvilket kan kræve tømning eller omdirigering af pipelinen indtil betingelsen er afklaret.
- Strukturelle konflikter (structural hazards): Opstår hvis to trin skal bruge den samme hardwareenhed på samme tid (fx hvis hukommelsesadgang og instruktionfetch deler én port).
Metoder til at håndtere hazards
Designere bruger flere teknikker for at reducere eller skjule pipelinens ventetid:
- Stall (indsættelse af ventecyklusser): Stoppe nogle pipeline‑trin i et par cyklusser indtil afhængigheden er løst.
- Data forwarding / bypass: Lar resultatet blive sendt direkte fra et pipeline‑trin til et tidligere trin uden at vente på, at det bliver skrevet tilbage til registret, hvilket undgår mange data hazards.
- Branch prediction: Forudsiger, om et spring vil blive taget, og fortsætter hentning langs den forudsagte sti; forkert forudsigelse koster dog at pipelinen tømmes.
- Spekulativ udførelse: Udfører instruktioner langs den forudsagte sti før det er sikkert; kombineres ofte med branch prediction.
- Superskalar og out‑of‑order: Udfører flere instruktioner parallelt per cyklus (superskalar) og/eller i en anden rækkefølge end den programmerede, så længe data‑afhængigheder respekteres; kræver kompleks hardware som reoder buffer (ROB) og register renaming.
Gennemløb vs. latenstid
Pipelining øger throughput (flere instruktioner pr. tid), men påvirker ikke nødvendigvis latenstiden for en enkelt instruktion (tid fra start til færdig for den enkelte instruktion). En instruktion kan stadig tage samme antal logiske trin at fuldføre, men flere instruktioner bliver overlappende behandlet. Nogle dybt pipelineede design øger også urfrekvensen (clock rate), hvilket kan reducere latenstiden for hvert pipeline‑trin.
Praktiske fordele og ulemper
- Fordele: Højere instruktionsgennemløb, bedre udnyttelse af hardware, mulighed for højere clockfrekvenser, forbedret præstation i mange applikationer.
- Ulemper: Øget designkompleksitet, større krav til kontrollogik og strømstyring, potentielt højere strømforbrug og varmeproduktion, samt behov for avancerede teknikker til at håndtere hazards.
Moderne forbedringer
Moderne processorer kombinerer pipelining med andre teknikker for at maksimere ydeevnen: dybere pipelines (flere stadier), bredere fronter med flere udførelsesenheder (superskalaritet), avanceret branch prediction, spekulativ og out‑of‑order udførelse, samt hukommelseshierarkier og cache‑optimeringer, som mindsker virkningen af langsomme hukommelsesadgang.
En instruktionspipeline siges at være fuldt pipelined, hvis den kan modtage en ny instruktion hver clockcyklus. En pipeline, der ikke er fuldt pipelined, har ventecyklusser, der forsinker pipelinens fremskridt. I praksis er målet at reducere antallet af disse ventecyklusser ved hjælp af de nævnte teknikker, så CPU'en opnår så høj en effektiv gennemstrømning som muligt under reelle arbejdsbelastninger.
Konklusion: Instruktionspipelining er en grundlæggende metode i moderne CPU‑design, der tillader overlappende behandling af instruktioner og dermed øget ydeevne. Samtidig stiller den krav til kompleks styring og løsninger for afhængigheder og branch‑kontrol, som moderne arkitekturer håndterer med avancerede teknikker.
